Bab 8 — Sirkuit Logika Digital

8.1 Sinyal Digital dan Level Logika

Sinyal digital hanya memiliki dua kondisi yang diskrit — HIGH (logika 1) dan LOW (logika 0). Berbeda dengan sinyal analog yang kontinu, sinyal digital mentoleransi noise dan distorsi karena penerima hanya perlu membedakan apakah tegangan berada di atas atau di bawah ambang batas tertentu.

Gambar 8.1 — Perbandingan sinyal analog (kiri) dan digital (kanan)

Level Tegangan Logika

Setiap keluarga logika mendefinisikan rentang tegangan yang diterima sebagai logika 1 dan logika 0. Ambang batas ini menentukan noise margin.

Geser ke kanan

Parameter	Definisi	TTL Standar	CMOS 5V
$V_{OH(\min)}$	Tegangan output HIGH minimum	$2{,}4\text{ V}$	$4{,}9\text{ V}$
$V_{OL(\max)}$	Tegangan output LOW maximum	$0{,}4\text{ V}$	$0{,}1\text{ V}$
$V_{IH(\min)}$	Tegangan input HIGH minimum	$2{,}0\text{ V}$	$3{,}5\text{ V}$
$V_{IL(\max)}$	Tegangan input LOW maximum	$0{,}8\text{ V}$	$1{,}5\text{ V}$
$NM_H$	$V_{OH} - V_{IH}$	$0{,}4\text{ V}$	$1{,}4\text{ V}$
$NM_L$	$V_{IL} - V_{OL}$	$0{,}4\text{ V}$	$1{,}4\text{ V}$

Noise Margin $$NM_H = V_{OH(\min)} - V_{IH(\min)} \qquad NM_L = V_{IL(\max)} - V_{OL(\max)}$$

Logika Positif vs Negatif

Pada logika positif (paling umum), tegangan tinggi = 1 dan tegangan rendah = 0. Pada logika negatif, sebaliknya. Seluruh bab ini menggunakan logika positif kecuali dinyatakan lain.

8.2 BJT sebagai Saklar Digital

Prinsip dasar semua sirkuit logika bipolar adalah menggunakan BJT sebagai saklar dua keadaan: cutoff (OFF) dan saturation (ON). Daerah aktif (penguatan linear) yang dibahas pada Bab 5 dihindari dalam operasi digital — transistor harus berada sepenuhnya di salah satu dari dua keadaan ekstrem.

Gambar 8.2 — BJT sebagai saklar digital (inverter)

Analisis Dua Keadaan

Keadaan Cutoff (OFF) $$V_{in} < V_{BE(\text{on})} \approx 0{,}7\text{ V} \implies I_B = 0,\ I_C = 0,\ V_{out} = V_{CC}$$

Keadaan Saturasi (ON) $$I_B > I_{B(\text{sat})} = \frac{I_{C(\text{sat})}}{\beta_{\text{forced}}} \qquad I_{C(\text{sat})} = \frac{V_{CC} - V_{CE(\text{sat})}}{R_C} \qquad V_{out} = V_{CE(\text{sat})} \approx 0{,}2\text{ V}$$

Syarat saturasi: arus basis harus lebih besar dari arus basis minimum untuk saturasi. Rasio overdrive factor:

Overdrive Factor $$\text{ODF} = \frac{I_B}{I_{B(\text{sat})}} = \frac{\beta_{\text{forced}}}{\beta} > 1 \quad \text{(umumnya 2–10)}$$

ODF lebih besar membuat transistor lebih dalam ke saturasi (lebih aman dari noise), tetapi memperlambat waktu mati (storage time) karena carrier yang terakumulasi di base region memerlukan waktu untuk merecombine. Ini adalah trade-off fundamental: keandalan vs kecepatan.

Penting: β vs β_forced

Pada saturasi, transistor tidak lagi mengalikan arus dengan β — arus kolektor dibatasi oleh rangkaian eksternal ($R_C$). $\beta_{\text{forced}}$ = $I_C/I_B$ pada saturasi, nilainya jauh lebih kecil dari β aktif (tipikal $\beta_{\text{forced}} \approx 10$–$20$ vs $\beta \approx 100$–$300$).

8.3 Inverter BJT dan RTL

RTL (Resistor-Transistor Logic) adalah keluarga logika bipolar paling sederhana — setiap gerbang hanya terdiri dari resistor dan transistor. Rangkaian inverter pada Gambar 8.2 adalah gerbang RTL NOT.

Gerbang NOR RTL (2 Input)

Gambar 8.3 — Gerbang NOR RTL 2-input

Geser ke kanan

A	B	Q1	Q2	V_out
0	0	OFF	OFF	HIGH (1)
1	0	ON	OFF	LOW (0)
0	1	OFF	ON	LOW (0)
1	1	ON	ON	LOW (0)

RTL memiliki kelebihan kesederhanaan tetapi kekurangan serius: noise margin kecil, fan-out rendah, dan lambat. RTL praktis tidak digunakan lagi dalam desain modern, tetapi memahaminya penting sebagai fondasi sejarah evolusi keluarga logika.

8.4 Gerbang Logika DTL

DTL (Diode-Transistor Logic) menggantikan fungsi AND input transistor RTL dengan jaringan dioda, lalu menggunakan satu transistor inverter di output. Ini memisahkan fungsi logika input dari fungsi driver output, menghasilkan noise margin dan fan-out yang lebih baik.

Gambar 8.4 — Gerbang NAND DTL

Fungsi dioda input: jika semua input HIGH, semua dioda reverse-biased dan node P mendapat tegangan cukup tinggi dari $R_B$ untuk menyalakan transistor melalui $D_3$. Jika minimal satu input LOW, dioda tersebut forward-biased, menarik node P turun ke $\approx 0{,}7\text{ V}$, yang tidak cukup untuk menyalakan BJT ($0{,}7\text{ V} - V_{D3} = 0\text{ V} < V_{BE(on)}$). Dioda $D_3$ menambahkan drop $0{,}7\text{ V}$ yang meningkatkan noise margin LOW.

8.5 Gerbang Logika TTL

TTL (Transistor-Transistor Logic) menggantikan dioda input DTL dengan transistor multi-emitter — sebuah BJT dengan beberapa emiter yang berfungsi seperti jaringan dioda AND. Ini memungkinkan kecepatan switching lebih tinggi karena transistor multi-emitter dapat menyapu muatan (charge storage) dari basis area $Q_2$ jauh lebih cepat daripada dioda DTL saat transisi dari ON ke OFF.

Gambar 8.5 — Gerbang NAND TTL standar

Prinsip Operasi TTL NAND

Semua input HIGH — emiter Q1 reverse-biased. Arus bias mengalir R1 → basis Q1 → kolektor Q1 → basis Q2, menyalakan Q2. Q2 ON menyebabkan Q4 ON (pull-down) dan Q3 OFF. Output → LOW ($V_{CE(sat)} \approx 0{,}2\text{ V}$).
Minimal satu input LOW — emiter Q1 terkait forward-biased. Arus besar mengalir R1 → basis Q1 → emiter → input LOW. Tegangan kolektor Q1 jatuh, mematikan Q2. Q2 OFF mematikan Q4, sementara Q3 ON melalui R2. Output → HIGH ($V_{CC} - V_{BE(Q3)} - V_D \approx 3{,}6\text{ V}$).

Mengapa Multi-Emitter Lebih Cepat?

Saat transisi ON→OFF, charge yang tersimpan di base region Q2 harus dikeluarkan. Pada DTL, ini hanya melalui resistor (lambat). Pada TTL, Q1 multi-emitter beroperasi dalam mode aktif terbalik dan secara aktif menyapu charge dari base Q2 — menghasilkan propagation delay lebih rendah.

8.6 Output TTL: Totem-Pole dan Open-Collector

A. Totem-Pole Output

Konfigurasi totem-pole menggunakan dua transistor berlawanan: Q3 (upper, pull-up) dan Q4 (lower, pull-down) yang tidak pernah menyala bersamaan. Dioda D mencegah keduanya ON simultan dan menyediakan level-shifting.

Tegangan Output Totem-Pole $$V_{OH} = V_{CC} - V_{BE(Q3)} - V_D \approx 5 - 0{,}7 - 0{,}7 = 3{,}6\text{ V}$$ $$V_{OL} = V_{CE(\text{sat})(Q4)} \approx 0{,}2\text{ V}$$

Keunggulan: output dapat source maupun sink arus, switching cepat. Kekurangan: output tidak dapat di-wire-OR karena risiko arus pendek besar jika satu gerbang HIGH dan lainnya LOW.

B. Open-Collector Output

Pada konfigurasi open-collector (OC), transistor pull-up atas (Q3 dan D) dihapus. Output hanya berupa kolektor Q4 yang terbuka. Diperlukan resistor pull-up eksternal ($R_{ext}$) ke $V_{CC}$.

Gambar 8.6 — Output open-collector

R_ext Open-Collector $$R_{ext(\min)} = \frac{V_{CC} - V_{OL(\max)}}{N \cdot I_{OL} - M \cdot I_{IH}} \qquad R_{ext(\max)} = \frac{V_{CC} - V_{OH(\min)}}{M \cdot I_{IH}}$$

di mana $N$ = jumlah gerbang OC yang terhubung (wire-OR), $M$ = jumlah input yang digerakkan. Wire-OR: output beberapa gerbang OC dihubungkan bersama ke satu $R_{ext}$ — jika salah satu LOW, seluruh bus LOW.

8.7 Parameter Karakteristik Gerbang Logika

Fan-Out

Fan-out adalah jumlah maksimum input gerbang lain yang dapat dihubungkan ke output satu gerbang tanpa melanggar spesifikasi level tegangan.

Fan-Out $$N = \min\!\left(\frac{I_{OL(\max)}}{I_{IL}},\ \frac{|I_{OH(\max)}|}{I_{IH}}\right)$$

Untuk TTL 7400: $I_{OL(\max)} = 16\text{ mA}$, $I_{IL} = 1{,}6\text{ mA}$ → $N_{LOW} = 10$. $I_{OH(\max)} = -0{,}4\text{ mA}$, $I_{IH} = 40\ \mu\text{A}$ → $N_{HIGH} = 10$. Fan-out = 10.

Propagation Delay

Propagation Delay $$t_{pHL} = \text{waktu HIGH→LOW} \qquad t_{pLH} = \text{waktu LOW→HIGH} \qquad t_{pd} = \frac{t_{pHL} + t_{pLH}}{2}$$

Power Dissipation

Daya Statis $$P_D = \frac{P_{D(HIGH)} + P_{D(LOW)}}{2}$$

Untuk TTL standar: $P_D \approx 10\text{ mW/gate}$. Untuk CMOS, daya statis hampir nol dan daya dinamis dominan.

Product of Merit

Speed-Power Product $$\text{Speed-Power Product} = t_{pd} \times P_D \quad [\text{picojoule, pJ}]$$

TTL standar: $\approx 100\text{ pJ}$. LSTTL: $\approx 20\text{ pJ}$. CMOS 5V: $\approx 0{,}5$–$5\text{ pJ}$.

8.8 MOSFET sebagai Saklar Digital

Sama seperti BJT, MOSFET beroperasi sebagai saklar digital menggunakan dua daerah ekstrem — tetapi daerahnya berbeda. Dalam desain digital CMOS, MOSFET hanya beroperasi di daerah cutoff dan linear/triode (bukan saturasi seperti BJT).

Gambar 8.7 — MOSFET enhancement sebagai saklar digital

Perbedaan Istilah Saturasi: BJT vs FET

Istilah "saturasi" memiliki arti berbeda pada BJT dan FET. Pada BJT, saturasi = keadaan ON ($V_{CE}$ minimum). Pada FET, saturasi = daerah penguatan aktif ($V_{DS} > V_{GS} - V_{TH}$). Dalam operasi digital, FET ON berada di daerah triode/linear, BUKAN daerah saturasi FET.

8.9 Gerbang Logika CMOS

CMOS (Complementary MOS) menggunakan pasangan PMOS dan NMOS yang saling melengkapi. Saat satu transistor ON, yang lain OFF — menghasilkan tidak ada jalur arus DC langsung dari $V_{DD}$ ke ground pada keadaan stabil, sehingga daya statis hampir nol.

CMOS Inverter

Gambar 8.8 — CMOS inverter. PMOS (atas, merah) dan NMOS (bawah, biru) tidak pernah ON bersamaan.

8.10 Gerbang Logika CMOS NAND

CMOS NAND (2 Input) dibentuk dengan PMOS paralel di bagian atas (pull-up network) dan NMOS seri di bagian bawah (pull-down network). Output LOW hanya jika semua NMOS bawah aktif secara seri saat seluruh input HIGH.

CMOS NAND (2 Input)

Gambar 8.9 — CMOS NAND 2-input. PMOS paralel di atas, NMOS seri di bawah.

Prinsip Operasi CMOS NAND

Minimal satu input LOW (0V) — PMOS terkait ON, NMOS bersesuaian OFF. Output terhubung ke $V_{DD}$ → HIGH.
Semua input HIGH (5V) — Kedua PMOS OFF, kedua NMOS ON seri. Output ditarik ke ground → LOW.

Geser ke kanan

A	B	P₁	P₂	N₁	N₂	Y
0	0	ON	ON	OFF	OFF	1
1	0	OFF	ON	ON	OFF	1
0	1	ON	OFF	OFF	ON	1
1	1	OFF	OFF	ON	ON	0

Dualitas CMOS

Aturan fundamental desain CMOS: network pull-up (PMOS) dan pull-down (NMOS) selalu dual satu sama lain. NMOS seri → PMOS paralel (NAND). NMOS paralel → PMOS seri (NOR). Ini menjamin tepat satu network konduktif untuk setiap kombinasi input.

Daya Dinamis CMOS

Meskipun daya statis hampir nol, daya dinamis signifikan dan meningkat linear dengan frekuensi. Setiap transisi switching mengisi/mengosongkan kapasitansi parasitik ($C_L$):

Daya Dinamis CMOS $$P_{dynamic} = C_L \cdot V_{DD}^2 \cdot f \cdot N_{switch}$$

di mana $f$ = frekuensi switching, $N_{switch}$ = jumlah transisi per siklus (tipikal 0,5). Inilah mengapa penurunan $V_{DD}$ sangat penting (daya ∝ $V_{DD}^2$).

8.11 Perbandingan TTL vs CMOS

Geser ke kanan

Parameter	TTL (7400)	LSTTL (74LS00)	CMOS (CD4000)	HC/HCT CMOS
$V_{CC}/V_{DD}$	$4{,}75$–$5{,}25\text{ V}$	$4{,}75$–$5{,}25\text{ V}$	$3$–$15\text{ V}$	$2$–$6\text{ V}$
$V_{OH}$	$2{,}4\text{ V}$	$2{,}7\text{ V}$	$\approx V_{DD}$	$\approx V_{DD}$
$V_{OL}$	$0{,}4\text{ V}$	$0{,}5\text{ V}$	$\approx 0\text{ V}$	$\approx 0\text{ V}$
Noise Margin	$0{,}4\text{ V}$	$0{,}5\text{ V}$	$\approx 0{,}45 \times V_{DD}$	$\approx 0{,}45 \times V_{DD}$
$t_{pd}$ (tipikal)	$10\text{ ns}$	$9\text{ ns}$	$60\text{ ns}$ (@5V)	$8\text{ ns}$
$P_D$ per gate	$10\text{ mW}$	$2\text{ mW}$	$\approx 0$ (statis)	$\approx 0$ (statis)
Fan-out	10	20	$>50$	$>50$
Speed-Power	$100\text{ pJ}$	$18\text{ pJ}$	$\sim 5\text{ pJ}$	$<1\text{ pJ}$
Input impedansi	Rendah (kΩ)	Rendah (kΩ)	$>10^{12}\Omega$	Sangat tinggi

Interfacing TTL ↔ CMOS

TTL → CMOS: $V_{OH(TTL)} = 2{,}4\text{ V}$ mungkin tidak cukup untuk $V_{IH(CMOS)} = 3{,}5\text{ V}$. Solusi: gunakan pull-up resistor (10kΩ) pada output TTL, atau keluarga HCT yang kompatibel TTL.
CMOS → TTL: CMOS dapat mendorong arus yang cukup untuk TTL standar. Gunakan buffer khusus jika fan-out besar.

8.12 Ringkasan Parameter Kunci

BJT sebagai Saklar Digital

Cutoff (OFF) $V_{in} < 0{,}7\text{ V} \implies I_C = 0, V_{out} = V_{CC}$

Saturasi (ON) $I_B > I_{C(sat)}/\beta_{forced} \implies V_{out} \approx 0{,}2\text{ V}$

Overdrive Factor $\text{ODF} = I_B / I_{B(sat)} > 1$

Trade-off ODF tinggi → stabil tapi lambat (storage time)

MOSFET sebagai Saklar Digital

Cutoff (OFF) $V_{GS} < V_{TH} \implies I_D = 0$

Triode/Linear (ON) $V_{GS} > V_{TH}, V_{DS}$ kecil $\implies r_{ds(on)}$ rendah

Perhatian istilah FET ON = triode (bukan saturasi FET!)

Keunggulan vs BJT Tidak ada arus gate DC, switching sangat cepat

Keluarga Logika Bipolar

RTL Resistor + Transistor, paling sederhana, noise margin kecil

DTL Dioda input + Transistor output, noise margin lebih baik

TTL Multi-emitter input, totem-pole output, fan-out 10, $t_{pd} \approx 10\text{ns}$

Open-Collector Tanpa pull-up internal, wire-OR possible, perlu $R_{ext}$

Keluarga Logika MOS

CMOS Inverter PMOS + NMOS komplementer, daya statis ≈ 0

Dualitas CMOS PMOS paralel ↔ NMOS seri (NAND), sebaliknya (NOR)

Daya Dinamis $P = C_L V_{DD}^2 f$ — naik dengan frekuensi

Keunggulan CMOS Noise margin besar, fan-out tinggi, scalable ke nm

Parameter Umum Gerbang Logika

Fan-Out $N = \min(I_{OL}/I_{IL},\, |I_{OH}|/I_{IH})$

Noise Margin $NM_H = V_{OH} - V_{IH}$, $NM_L = V_{IL} - V_{OL}$

Speed-Power Product $\text{FoM} = t_{pd} \times P_D$ [pJ]

8.13 Contoh Soal

Contoh 8.1 — Verifikasi Saturasi BJT

Rangkaian saklar BJT dengan $V_{CC} = 5\text{ V}$, $R_C = 1\text{ k}\Omega$, $R_B = 10\text{ k}\Omega$, $\beta = 100$, $V_{CE(sat)} = 0{,}2\text{ V}$, $V_{BE(on)} = 0{,}7\text{ V}$. Verifikasi apakah transistor saturasi saat $V_{in} = 5\text{ V}$, dan hitung ODF.

Langkah 1 — Arus basis:
$$I_B = \frac{V_{in} - V_{BE(on)}}{R_B} = \frac{5 - 0{,}7}{10\,000} = 0{,}43\text{ mA}$$

Langkah 2 — Arus kolektor saturasi:
$$I_{C(sat)} = \frac{V_{CC} - V_{CE(sat)}}{R_C} = \frac{5 - 0{,}2}{1000} = 4{,}8\text{ mA}$$

Langkah 3 — Arus basis minimum untuk saturasi:
$$I_{B(sat)} = \frac{I_{C(sat)}}{\beta} = \frac{4{,}8}{100} = 0{,}048\text{ mA}$$

Langkah 4 — Verifikasi dan ODF:
$I_B = 0{,}43\text{ mA} > I_{B(sat)} = 0{,}048\text{ mA}$ ✓ Saturasi terjamin.
$$\text{ODF} = \frac{I_B}{I_{B(sat)}} = \frac{0{,}43}{0{,}048} \approx 9$$

Jawaban Transistor saturasi (ODF ≈ 9). $V_{out} = V_{CE(sat)} = 0{,}2\text{ V}$.

Contoh 8.2 — Fan-Out TTL

Gerbang TTL 7400 dengan $I_{OL(max)} = 16\text{ mA}$, $I_{OH(max)} = -0{,}4\text{ mA}$ mengerakkan gerbang 74LS00 dengan $I_{IL} = 0{,}36\text{ mA}$, $I_{IH} = 20\ \mu\text{A}$. Hitung fan-out.

Fan-out LOW:
$$N_{LOW} = \frac{I_{OL(max)}}{I_{IL}} = \frac{16}{0{,}36} \approx 44$$

Fan-out HIGH:
$$N_{HIGH} = \frac{|I_{OH(max)}|}{I_{IH}} = \frac{0{,}4 \times 10^{-3}}{20 \times 10^{-6}} = 20$$

Fan-out keseluruhan:
$$N = \min(N_{LOW}, N_{HIGH}) = \min(44, 20) = 20$$Dibatasi oleh kemampuan source arus HIGH yang lemah pada totem-pole.

Jawaban Fan-out = 20 (dibatasi oleh kondisi HIGH).

Contoh 8.3 — Noise Margin

Dua gerbang TTL 7400 dihubungkan berturut-turut. Gerbang pertama output $V_{OH} = 3{,}2\text{ V}$ (typical), gerbang kedua memerlukan $V_{IH(min)} = 2{,}0\text{ V}$. Berapa noise margin HIGH? Jika ada noise spike $0{,}5\text{ V}$, apakah masih aman?

Worst-case:
$$NM_H = V_{OH(min)} - V_{IH(min)} = 2{,}4 - 2{,}0 = 0{,}4\text{ V}$$

Typical:
$$NM_H(\text{typical}) = 3{,}2 - 2{,}0 = 1{,}2\text{ V}$$

Evaluasi noise 0,5 V:
Worst-case: $0{,}5\text{ V} > 0{,}4\text{ V}$ → TIDAK aman menurut spesifikasi.
Typical: $0{,}5\text{ V} < 1{,}2\text{ V}$ → Aman dalam praktik.
Kesimpulan: Desain andal harus menggunakan worst-case. Noise 0,5 V melebihi $NM_H$ → perlu perbaikan.

Jawaban $NM_H(\text{worst-case}) = 0{,}4\text{ V}$. Noise 0,5 V melebihi batas → tidak aman menurut spesifikasi.

Contoh 8.4 — R_ext Open-Collector

Tiga gerbang OC 7403 dihubungkan wire-OR, masing-masing $I_{OL(max)} = 16\text{ mA}$, mengerakkan 5 input 74LS00 ($I_{IH} = 20\ \mu\text{A}$). $V_{CC} = 5\text{ V}$, $V_{OL(max)} = 0{,}4\text{ V}$, $V_{OH(min)} = 2{,}4\text{ V}$. Hitung rentang $R_{ext}$.

$R_{ext(min)}$ — saat satu gerbang LOW:
$$R_{ext(min)} = \frac{V_{CC} - V_{OL(max)}}{N \cdot I_{OL} - M \cdot I_{IH}} = \frac{4{,}6}{0{,}048 - 0{,}0001} \approx 96\ \Omega$$

$R_{ext(max)}$ — saat semua gerbang HIGH:
$$R_{ext(max)} = \frac{V_{CC} - V_{OH(min)}}{M \cdot I_{IH}} = \frac{2{,}6}{0{,}0001} = 26\text{ k}\Omega$$

Rekomendasi: Pilih nilai di tengah, misalnya $R_{ext} = 2{,}2\text{ k}\Omega$ (nilai standar).

Jawaban $96\ \Omega \leq R_{ext} \leq 26\text{ k}\Omega$. Rekomendasi: $R_{ext} = 2{,}2\text{ k}\Omega$.

Contoh 8.5 — Daya Dinamis CMOS

Gerbang CMOS dengan $V_{DD} = 5\text{ V}$, $C_L = 15\text{ pF}$, beroperasi pada $f = 10\text{ MHz}$ dengan aktivitas switching 50%. Hitung daya dinamis. Bandingkan jika $V_{DD}$ diturunkan ke $3{,}3\text{ V}$.

Pada $V_{DD} = 5\text{ V}$:
$$P_d = 15 \times 10^{-12} \times 25 \times 10^7 \times 0{,}5 = 1{,}875\text{ mW}$$

Pada $V_{DD} = 3{,}3\text{ V}$:
$$P_d' = 15 \times 10^{-12} \times 10{,}89 \times 5 \times 10^6 = 0{,}817\text{ mW}$$

Rasio pengurangan:
$$\frac{P_d'}{P_d} = \left(\frac{3{,}3}{5}\right)^2 \approx 43{,}6\%$$Penurunan $V_{DD}$ dari 5V ke 3.3V mengurangi daya menjadi kurang dari separuhnya.

Jawaban $P_d(5\text{V}) = 1{,}875\text{ mW}$ | $P_d(3{,}3\text{V}) = 0{,}817\text{ mW}$ | Pengurangan ≈ 56%

8.14 Pertanyaan Latihan

Jawablah pertanyaan-pertanyaan berikut untuk menguji pemahaman Anda.

Soal 1

Mengapa BJT dalam sirkuit logika digital harus beroperasi di daerah cutoff dan saturasi, bukan di daerah aktif? Apa yang terjadi pada level tegangan output jika transistor hanya sampai di daerah aktif saat seharusnya LOW?

Soal 2

Rangkaian saklar BJT dengan $V_{CC} = 5\text{ V}$, $R_C = 470\ \Omega$, $R_B = 22\text{ k}\Omega$, $\beta = 150$, $V_{CE(sat)} = 0{,}2\text{ V}$. (a) Hitung $I_B$, $I_{C(sat)}$, $I_{B(sat)}$, dan ODF saat $V_{in} = 5\text{ V}$. (b) Jika $\beta$ turun menjadi 50, apakah transistor masih saturasi? (c) Berapa nilai minimum $\beta$ agar saturasi tetap terjaga?

Soal 3

Jelaskan fungsi masing-masing komponen dalam gerbang TTL NAND standar: Q₁ multi-emitter, R₁, Q₂ phase splitter, R₂, R₄, Q₃, dioda D, dan Q₄ totem-pole. Mengapa dioda D diperlukan antara Q₃ dan Q₄?

Soal 4

Mengapa output totem-pole TTL tidak boleh di-wire-OR, sedangkan open-collector bisa? Jelaskan secara kuantitatif: jika dua gerbang totem-pole dihubungkan paralel, satu HIGH dan lainnya LOW, berapa arus yang mengalir melalui Q₃ dan Q₄?

Soal 5

Jelaskan mengapa istilah "saturasi" pada FET dan BJT memiliki arti yang berlawanan dalam konteks operasi digital. Gambarkan kedua kurva output dan tunjukkan titik operasi untuk kedua keadaan saklar.

Soal 6

Gambarlah rangkaian CMOS NOR 2-input (dengan topologi dualitas yang benar). Buat tabel kebenaran yang menunjukkan status setiap transistor (ON/OFF) untuk semua kombinasi input. Verifikasi tidak ada jalur arus DC langsung dari $V_{DD}$ ke ground.

Soal 7

Sebuah chip mikroprosesor modern memiliki 10 miliar transistor CMOS, beroperasi pada $V_{DD} = 1{,}2\text{ V}$ dan frekuensi 3 GHz. Jika rata-rata kapasitansi switching per transistor adalah $0{,}5\text{ fF}$ dan fraksi transistor yang berswitch per siklus adalah 15%, hitung total daya dinamis chip. Bandingkan dengan daya per gate TTL 7400 dan diskusikan implikasinya untuk pendinginan.